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11月9日，半导体测试设备大厂泰瑞达在广州召开媒体会，分享了半导体测试设备行业发展的趋势与挑战，并以汽车芯片测试为例，介绍了泰瑞达测试解决方案如何帮助行业达到降本增效、协同创新、助力客户获得成功的目标。同时，泰瑞达还介绍了在中国的本土化举措。

半导体测试面临的新挑战

随着摩尔定律的持续推进，晶体管密度越来越高，芯片的复杂度及集成度呈现指数级增长，不仅所需的研发和制造成本越来越高，生产步骤也越来越复杂。比如，研究机构IBS的数据显示，研发一款28nm成熟制程的芯片，需要的研发费用约为4800万美元，制造所需的工艺步骤大概需要500道左右，每片晶圆的代工价格大约为2800美元/片晶圆。而研发一款3nm，需要的研发费用则高达4.49亿美元，制造所需的工艺步骤将提升到1250道左右，每片晶圆的代工价格大约为16700美元。

面对先进制程芯片越来越高昂的研发投入和制造成本，以及越来复杂的设计及制造流程，只要一个地方出错，就可能会面临巨大的损失。特别是在芯片迭代速度越来越快，上市的窗口期越来越小背景之下，芯片设计或者制造如果出现问题，还将直接丧失后续的市场竞争机会，导致更大的损失。因此，对于芯片设计/制造厂商来说，半导体自动化测试设备（Automatic Test Equipment，ATE）的重要性也越来越凸显，因它将直接影响到芯片的良率提升。

而在半导体测试设备领域，面对不同类型的芯片，比如数字芯片、模拟芯片、存储芯片、功率半导体等，往往需要不同类型的ATE设备来进行覆盖。

但是随着先进制程的推进放缓，越来越多的芯片设计厂商开始采用异构集成、Chiplet（将不同工艺、不同类型的小芯片通过先进封装技术集成在一起）等新的设计思路来继续推动芯片整体性能的提升，这也给ATE带来了更多的挑战。

泰瑞达亚太区销售副总裁Richard Hsieh表示：“随着半导体制程的持续演进，以及异构集成、先进封装技术的发展，将会给ATE带来更多的挑战，尤其是在功能测试部分。比如，如何在CMOS的制程里面能够制造出‘数字＋混合信号＋RF’的SoC，因为即使同样的制程针对不同类型芯片设计，也未必会达到同样的良率，或这在实现EDA设计上无法面面俱到，所以在功能测试方面是一个很大的挑战。”

特别是对于基于Chiplet架构的芯片来说，由于其并不一整个SoC，而是由多个不同工艺的小芯片通过先进封装技术互联在一起，所以对于这类芯片来说，将会面临更多的测试难题。

泰瑞达中国区总经理Felix Huang也表示：“对于ATE厂商来说，最大的一个挑战是当Chiplet做好封在一起后，怎么检测其中不同的Die哪里出了问题。如果单纯是一颗Die，可以测试的管脚一般都在外面，但是Chiplet不同，Die之间互连时，不一定把所有的管脚都放在外面，所以有些测试就没办法覆盖。另外，做多Die封装时，需要知道Die与Die之间的互连有没有问题。比如，虽然测出来这个Chiplet失效了，但是还需要找到具体是其中哪颗Die出了问题，或者发现是哪个Die与Die之间的互连出了问题，这是一个很大的挑战。所以，现在芯片设计公司也在制定一些标准，比如互连时中间的协议是什么样，有哪些管脚必须要拉出来，需要为可测性来考虑。”

另外，近年来在新能源蓬勃发展的趋势之下，新能源汽车、太阳能、风电等市场呈现爆发式增长，对于功率半导体的需求也持续飙升，产品类型也越来越丰富。特别是对于新能源汽车来说，其所需要大功率器件，比如IGBT、SiC 等，需要开发更高电压的高压模块、更大功率的大电流模块，不仅测试难度高，而且还需要在系统安全、可靠性等方面做更完善的考虑。车载大功率分立器件不仅需要对其 DC 参数测试，还需要对其 AC(动态)参数测试。其他的逻辑、存储类车载芯片，同样也需要考虑到系统安全、可靠性等。这些都决定了车载相关芯片对于ATE设备会带来更高的挑战。

半导体测试设备龙头，泰瑞达如何应对？

根据SEMI的数据显示，全球半导体测试设备市场仍由美国和日本设备商主导，美国泰瑞达、日本爱德万和美国科休三家公司以超过 90%的市场份额垄断半导体测试设备市场。其中，泰瑞达占据了约51%的市场份额；爱德万份额为33%；科休的市场份额为11%。

作为全球半导体测试设备市场的龙头，泰瑞达于1960年在马萨诸塞州创办，从生产二极管测试仪起家，通过内部研发和外部并购，不断发展壮大，逐步成长为今天的半导体测试设备市场市场的领导者，包括英特尔、台积电、三星、高通、德州仪器、ADI 公司和 IBM 等知名半导体厂商都是泰瑞达的客户。

1、完整的产品线覆盖

从半导体测试的关键环节来看，主要包括：在晶圆加工完成之后，对于晶圆进行测试（Wafer Sort），检查有没有不良的Die；然后晶圆将会切割成单个Die并进行装配，可能需要进行装配测试；最后还要对封装完成后的芯片进行最终检测（Final Test），因为封装过程中可能也会存在一些芯片损伤，检测的目的是检查芯片的性能是否符合要求。

但是，成品测试完成后并不意味着测试就结束了。Richard Hsieh进一步指出：“前面这些阶段的测试项目并不能做到100%覆盖，因为有很多场景的大规模运算是发生在系统级的，必须要把芯片安装到最终应用的系统板上，再做一个系统级测试（System Level Test，SLT）才算最终完成。对于整个测试环节的全面覆盖，才能够最大限度的降低所需质量的成本。当然，以上每个阶段，泰瑞达都有不同的测试机台覆盖这些方面的测试。”

目前，在半导体后端制造的每个阶段，不同制程工艺节点，泰瑞达都有不同的测试设备来覆盖来各种测试需求。根据泰瑞达的路线图显示，从1990年到2025年，从0.8μm到未来的2nm，泰瑞达陆续推出一系列的产品来持续覆盖。甚至有一些客户现在都还在使用泰瑞达在90年代推出的半导体测试设备，尤其J750，自1995年推出来，销量超过了7000多台，现在还有很多客户在使用于量产。

泰瑞达目前所有的测试平台，完整的覆盖了数字、模拟、功率、复杂的SoC、存储，以及系统级测试领域。比如，前面提到的J750主要面向偏数字芯片；EST 主要面向模拟芯片；而Ultra Flex 则面向高性能数字和复杂 SoC，测试覆盖率最高达 2.2Gbps，同时能兼顾其他各种测试。

2、“柔性”测试

对于半导体测试设备厂商来说，测试方案的设计、测试结果的准确性、测试速度都是至关重要的，其本质的目的是帮助客户提升良率和有效产量，降低成本，加快产品的上市速度。

在Richard Hsieh看来，要想实现这一目标，不仅要有覆盖各个测试阶段的测试设备，还需要具备“柔性”（FLEX）测试的能力。

而所谓的“柔性”测试，则是指可以根据实际需求将测试往前或者往后移动，从而有效地减少测试步骤，降低整体测试成本。

Felix Huang表示：“如果很多问题在晶圆测试阶段就能够检测出来，那么到了成品测试时就不需要再去检测，只需要去看封装可能带来的Die与Die之间的互连带来的问题。而另外一些可以在前面这个阶段解决的测试问题，就不要留到靠后的系统级测试，因为在一颗芯片售价中，其测试成本相对于封装和工艺成本占比要小很多，如果能够越早发现问题，那么就能够省掉一些不必要的封装成本。当然从覆盖率的角度来看有些不能移，就只能在后面添加上去。这就要求测试机台本身要有非常好的稳定性、可重复性，同时测试能力和覆盖率也可以达到这样的要求，这样才可以实现柔性测试，这是一个基石。”

“其实测试并不简单的通过和不通过的问题，在整个流程中需要不断分析数据，分析完数据后，才能知道哪些测试项需要往前移还是往后移。比如在某个阶段需要的测试项更多，对测试机台的要求和配置要求越高，测试成本也越高，那么在这里增加测试带来的成本和后面封装带来的良率损失哪个更高？测试就需要向成本更高的一侧进行移动。总结来说，柔性测试需要考虑在哪个阶段进行什么样的测试项才能达到最优，这需要具体情况具体分析，不同的公司、不同的芯片都需要做不同的分析。”Felix Huang进一步解释道。

3、PortBridge：打通设计与测试的鸿沟

对于芯片设计厂商来说，如果能够越早的发现芯片设计的问题，就能够越多的减少在后续制造过程中所需要的测试项，并降低芯片的不良率。因此，泰瑞达也一直在积极的与芯片设计厂商合作，致力于在芯片设计过程中就参与芯片测试，即设计测试的策略。

但是，芯片设计与芯片测试是两个不同的行业，芯片设计人员和ATE测试人员对话的时候很难沟通。芯片设计人员关心的是芯片本身的布局布线，关心的是整个芯片系统层级的东西，而ATE测试人员则是按照“Cycle base”，一个个按照测试周期分割开来，一块一块的独立去看。

为此，泰瑞达内部开发了一款名为PortBridge的软件工具，其作用就是就为芯片设计人员和ATE测试人员之间架起一座相互沟通的桥梁，让芯片设计人员可以通过EDA工具直接连接泰瑞达的测试设备，通过测试设备控制晶圆测试、成品测试和系统级测试，根据它们反馈的结果，实时在线做调试，优化设计，再反馈到晶圆厂，在早期阶段就能提升良率。

另外，通过PortBridge还可以调试IP。一个芯片通常是需要通过将各种不同类型的IP像乐高积木一样的搭建起来，除了主要的内核IP以外，可能还需要购买很多其他的IP，比如HDMI接口、LVDS接口、高速接口等。但是，买来的IP到底好用不好用，跟芯片的结合设计端到底功能有没有问题，可以通过PortBridge工具，直接通过ATE直接访问每个IP并进行调试，加速IP跟整个芯片的融合。

4、测试工具的优化

随着芯片的越来越复杂，需要测试的项目越来越多，测试程序的代码量也呈现爆发式的增长。根据泰瑞达公布的数据显示，1995年的时候测量一颗芯片（SoC混合芯片）可能有200个测试项，代码量大概一两千行，一个或几个测试工程师一两周时间基本就能完成。但是到2020年后，测试项已经达到了2万个，代码量更是达到20万行的水平，这时候就需要一个大的团队来协同开发了。

“大家不要觉得测试程序就是测电压、电流、电阻，或给一些激励信号，再看它的反馈，高低是不是一致，这都是最基本的东西。但是现在芯片要测试那么复杂的功能、不同的场景，测试程序的复杂度越来越大，代码量非常惊人。同时，客户还要求开发周期越短越好，因为市场的窗口期就那么短，错过这个时间窗可能就会有很大损失。所以，到了2020年后，开发测试程序基本上都是一个团队，协同不同的地方的人协同开发，最后再整理调试，这就提出对于一些工具、自动化、智能化的要求。”Felix Huang进一步解释道。

基于这些需求的变化，泰瑞达内部也开发了很多的工具。比如，多人协同分布式处理开发工具Git，可以自动把版本做合并；测试程序开发软件IG-XL；全流程管理软件DevOps（Development Operation）。

Felix Huang表示：“IG-XL应该是ATE行业中最好的开发软件，因为从实用性、易用性和稳定性来说都是业内最好的，泰瑞达的整个测试程序开发都基于这个软件。同时，基于IG-XL软件，泰瑞达还有一个辅助工具Oasis，再加上全流程管理软件DevOps，可以保障最终检开发出来的代码质量。”

5、智能制造与数据分析

对于测试厂商来说，需要

了解测试硬件设备的方法和器件的数据，并进行前项和后项的管理，需要基于对机台、测试方法、器件、整个设计的了解全部加在一起之后，才能够预测性地防止一些问题，实现良率优化、质量控制、流程优化和获得更快的上市时间。

在测试过程中，对于所获得的大数据进行分析和反馈也是尤为重要。

比如一台刻蚀机，有不同的控制按钮、不同的变量、不同的参数，刻蚀出来的是晶圆，之后上ATE测试机。这其中所有的数据都可以汇集进行分析（一般来说有两种格式STDF和TEMS），晶圆厂也可以根据实际数据分析的结果的反馈，来调整工艺参数，优化工艺流程。

对此，泰瑞达推出了一个大数据分析设备UltraEDGE，其内建了故障检测引擎（Fault Detect Engine，FDE ），可以做质量和数据统计，同时也可以在上面安装第三方数据分析软件，比如Ultimus、PDF数据管理软件，在其中进行加密和机器学习，对抓到的原始数据进行分析，之后形成晶圆图，在晶圆上的多个Die中，绿色表示通过，红色表示失效，蓝色可能有一些是边缘性的问题，把一些潜在的缺陷问题直观的展现出来，并反馈给晶圆厂，为他们进行工艺的调整和改善提供参考，从而提升良率，降低成本。

另外，相对于车规级的芯片来说，测试并不是简单的通过或者不通过的问题，因为有时候测试是通过了，但也可能带有缺陷。所以，基于UltraEDGE可以对统计结果进行智能化的动态分析，将有助于实现车规芯片的零缺陷。

Felix Huang表示：“现在车规芯片测试中更多用的是Dynamic PAT（动态模板，DPAT）。如果是测晶圆是一个一个Lot（组），这个Lot出来是这样，可能下一个又是另一个样，按标准来看，有的Lot就基本废掉了。实际上在一种条件下，每个Lot，甚至每个晶圆都要动态改变测试的灵敏度。这就叫动态分析。我们有基于Z Yield分析，包括Cluster Detection、Good Die Bad Cluster，把测试结果反映到每颗Die上，然后根据它在晶圆上的物理位置来决定是好是坏。”

比如在下图右侧的第九个晶圆测试示意图当中，白色的区域是测试通过的Die，红色的区域是失效的Die，可以看到下方被大片红色区域有两个白色的区域，虽然测试是通过了，但实际上它被红色区域包围了，所以有可能有隐含缺陷，可能一定加压、加流或更严格的条件下，可能就会失效。所以如果出现这个情况，也要把这两个Die勾掉，不能让它们通过。

△在做车规芯片测试的时候，泰瑞达提供了12种不同的分析手段

Felix Huang强调，

数据分析最终是看质量指标，而不是只看最早的测试结果，是需要将不同统计结果结合在一起来进行判断。特别是对于车规芯片来说，涉及到车身安全、行车安全方面的芯片，它的测试标准就需要更加的严格。而且以上只是其中的一道检测，比如常温测试。做车规晶圆测试要经过低温（-40℃）、常温和高温（125℃），不同温度下都要测一遍。封装好后还要在老化前、老化后各走三遍，也就是说车规芯片测试端就会有9道工序要走，每道都要像前面介绍的那样来看结果。这也意味着对于车规级芯片厂商来说，测试成本将会是整个芯片成本当中的重要一个部分。

“通常，车规芯片厂商的目标是要做到0 DPPM，但显然是非常困难的。

目前为止，我看到国内一家比较顶尖的ADAS芯片公司已做到10 DPPM，是在我们的测试平台上做的，确实付出了很高很高的成本。正常来说，一颗SoC芯片（比如手机SoC芯片）的测试成本占芯片售价的10%左右，顶多15%，而他们初期的测试成本应该已经接近25%-30%，超过大芯片封装的成本，这也反应了国产车规级芯片厂商对质量的追求。”

Felix Huang向芯智讯透露道：“此前他们的芯片上车之后，车厂没有任何不良反馈，但他们自己有一个自动监测软件，反馈回来一个Warning code（警告代码），他们为了定位这个代码花了半年时间，每个测试时间增加了十几秒，带来的成本是很巨大的。当然，现在我们也在帮他们做优化，因为整个测试流程和设计有可以优化的地方。”

坚持本地化策略，美国来源占比已低于3%

自去年10月以来，美国出台了对华先进半导体设备的出口限制政策，随后日本、荷兰也相继出台了相应的限制政策。这不仅使得国内的芯片制造厂商难以获取先进的半导体设备，同时也对于美日荷的半导体设备厂商在中国的业务开展带来了不利的影响。

那么，泰瑞达作为一家美国半导体设备厂商，如何看待这一影响呢？

对此，Felix Huang认为：“目前限制更多的是人工智能、大算力相关先进工艺的芯片，而消费类芯片、汽车芯片目前并没有限制的迹象。我觉得这些芯片未来也不会被卡。从设备端来看，目前限制的也是前端的先进制程制造设备。而我们泰瑞达设备是属于后端制造设备，所以没有什么影响。最大的一个担忧来源还是在于客户的心存疑虑。”

Felix Huang强调，其从2019年开始带团队到现在，越来越多的客户已经消除了一些疑虑，毕竟客户还是希望在测试领域有良性的竞争。从泰瑞达在中国的业务来看，汽车是一个最重要的方向，在这方面目前并没有太多会被限制的担心。“我希望大家不要戴有色眼镜，不要因为泰瑞达是美国公司，就一棍子打死。泰瑞达扎根中国已经有20多年(今年已经是23周年)，我们大部分的零部件都已经做到了非美国供应。”

据芯智讯了解，泰瑞达在进入中国市场23年来，一直在持续推动本土化，不仅在国内的团队已经达到了过百人，同时国内销售的设备当中的美国来源占比也已经低于3%。

对于是否存在被“国产替代”的焦虑的问题，Felix Huang坦言，肯定会有这样的顾虑。

比如泰瑞达的SoC测试平台从J750一直到UltraFLEXplus，包括Power平台，很多都是十多二十年的老的测试平台，或者是那些对于芯片测试要求不那么复杂的测试平台。Felix Huang认为，如果按照国产竞争对手现在的迭代速度，再过3-5年，这些国产的测试设备应该可以进入到与泰瑞达竞争的一个阶段。当然，在大部分领域，泰瑞达还是有信心持续扩展的，特别是在车这块，对于稳定性、可重复性有很高的要求，国产测试设备目前还不能做到。

Felix Huang告诉芯智讯：“国内某手机芯片大厂被卡脖子，今年自研手机芯片的重新回归，其背后也离不开我们的Ultra平台或日本友商的平台的支持，因为目前用国产的测试设备做不了这类芯片的测试。未来在中国市场，泰瑞达扮演的是一个良性竞争的角色，在中高端领域除了日本友商的机台之外，我们的UltraFLEXplus、ETS-800仍然是可选方案，所以我们的存在会让市场处于良性竞争的状态。”

编辑：芯智讯-浪客剑