EUV，又一重大突破

半导体行业观察10-26

如果您希望可以时常见面，欢迎标星收藏哦~来源：内容编译自IBM Research，谢谢。在 NY CREATES 的奥尔巴尼纳米技术综合大楼工作的一组研究人员报告了Low NA 和High NA EUV 图案的最新良率，这显示了通往 2 纳米以下节点的途径。在过去的几十年里，计算能力的爆炸式增长依赖于晶体管尺寸的不断缩小。硅片上最小图案尺寸的缩小在很大程度上得益于光刻技术的进步。光刻技术利用光、...

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13.5nm 的激光来实现低至 13nm（26nm 间距）的高分辨率图案化。2014 年，世界上第一批 EUV 机器之一安装在 NY CREATES 拥有和运营的奥尔巴尼纳米技术中心。IBM Research 是 NY CREATES 的主要合作伙伴，我们与来自纽约州立大学 (SUNY)、东京电子 (TEL) 等多家公司的研究人员一起合作。自那时起，IBM Research 及其合作伙伴建立了一个充满活力的生态系统，支持 EUV 光刻技术的开发和优化，从而能够大规模生产7nm、5nm以及最近的2nm 技术节点的先进芯片。EUV 光刻技术发展的最明显例子之一是连接晶体管的金属线图案化，称为互连。这些往往是晶圆上印刷的最小尺寸之一，因此被认为是 EUV 光刻技术的首次应用机会。2015 年，IBM 及其合作伙伴展示了EUV 光刻技术的首次实施，使我们能够设计具有自对准触点的 36nm 间距铜线电路，其尺寸仅为之前光刻技术可以自然印刷的一半，从而开启了 EUV 逻辑时代。这实现了大幅缩小集成电路，为提高性能和节能奠定了基础。尽管 EUV 机器能够印刷 26nm 间距的特征，但仍存在许多障碍限制了这种尺寸特征的制造实施。预期的设备良率和可用性、掩模缺陷率以及可以利用 EUV 波长的光刻胶 (光刻胶) 材料的可用性等挑战都得到了解决。我们还发现了一些意想不到的挑战。具体来说，与 EUV 成像中使用的有限光子数量相关的随机效应，加上成像材料本身的性质，成为该技术的主要良率降低因素。我们清楚地认识到，进一步推进这项技术将需要更强大的测试工具和方法来开发全面的图案化解决方案。这些需要用最终性能指标（例如电气良率）来评估。自第一个 EUV 插入点以及随后的创新需求以来，IBM 一直在不断突破 EUV 光刻技术的极限，利用Albany NanoTech 生态系统的所有功能来推动创新。我们与合作伙伴 TEL 建立了完全集成的铜镶嵌图案化基线，并通过对图案化技术几乎所有方面进行持续的共同优化，逐步完善了该基线。基于这一稳健的基线，我们现在已经能够展示 28 纳米间距晶体管互连的成熟电气良率提升，这些互连使用金属氧化物抗蚀剂材料直接通过 EUV 光刻进行图案化。我们已经展示了稳定的良率，并为连续铜线提供了稳健的工艺窗口长度超过1米展示了此次合作中跨光刻、薄膜和蚀刻等多个工艺领域共同优化的优势。IBM 铜大马士革电气基线经过十年的持续工艺协同优化，利用单次曝光低数值孔径 EUV 光刻技术，实现了 36nm、30nm 和现在的 28nm 间距 1m 导线的成熟良率提升。同时还展示了在低数值孔径 EUV 分辨率极限（26nm 间距）下的电气可行性。在将 EUV 良率性能推向其分辨率极限的十多年历程中，我们对光刻胶成像材料本身进行了深入研究。尽管有机化学增强型光刻胶在大部分时间里一直是 EUV 图案化的主要材料，但随着各种金属氧化物光刻胶（旋涂和干沉积）的最新进展，我们看到了 EUV 分辨率极限下的最佳良率。在这方面，我们最近与 Lam Research 的合作伙伴一起，使用干沉积金属氧化物光刻胶在 28nm 和 26nm 间距铜镶嵌互连中获得了冠军良率，这使得奥尔巴尼的集成图案化工艺能够利用当今最知名的工艺充分发挥 EUV 技术的全部潜力。然而，进一步缩小尺寸的需求并未止步于Low NA EUV 所能提供的分辨率极限。与之前的技术一样，该行业必须利用依赖于多重图案化 EUV 的图案化方案来实现所需的关键尺寸。多重图案化技术通常依赖于复杂的图案化堆叠和集成方案，而这些方案通常伴随着性能和良率问题，以及对晶圆设计的限制——并且成本和周期时间明显增加。为了突破这些限制，ASML 开发了High NA EUV 系统，该系统增加了机器光学器件的数值孔径，将分辨率提高到 16nm 间距特征的理论极限（分辨率比之前的 EUV 技术提高了 40%）。High NA EUV 允许工艺工程师简化其图案化方案，降低制造复杂性并潜在地降低成本。High NA EUV 还可以简化工艺并缩短周期，并为设计 2nm 节点以下的高性能逻辑设备提供途径。这有可能延长 Nanosheet 时代并实现未来超过 1nm 节点的垂直堆叠晶体管。然而，要加速高数值孔径 EUV 的普及，需要克服一些关键挑战，其中一些是 EUV 光刻技术所面临的常见技术挑战。这些挑战包括导致良率下降的随机效应、增加拥有成本的吞吐量挑战以及由掩模拓扑结构引起的成像像差。采用这种新的光刻设备还面临着独特的挑战，因为数值孔径从目前的 0.33 跃升至 0.55，增幅达到前所未有的 67%，例如场尺寸减小，以及对硅片表面任何起伏的灵敏度更高。与第一代 EUV 的采用一样，解决这些挑战需要在整个图案化工艺领域共同优化解决方案。加速将这项技术引入大批量制造的道路才刚刚开始。今年早些时候，ASML 和imec在荷兰费尔德霍芬开设了High NA 实验室，并配备了首个High NA EUV 研发工具。IBM 的研究人员正在利用这一合作伙伴关系，开始研究如何在未来的节点中部署这项技术。High NA EUV 光刻技术能够通过单次曝光图案将铜镶嵌互连连续缩小至 21nm 间距。利用 ASML 的这项新光刻技术，并利用 NY CREATES 生态系统中的经验和已建立的集成图案化基线，IBM 已经实现了低至 21nm 间距的线路金属化的早期演示（见上图），这使得 IBM 近 30 年前开创的铜镶嵌互连集成得以延续，从而满足了 2nm 节点以下半导体设计的需求，并简化了未来的 Nanosheet 节点技术。此外，单次印刷 24、23 和 21nm 间距互连具有可证明且一致的电气功能。这表明 IBM 的开发平台可以继续利用进一步的工艺协同优化，以实现这些最小线路的成熟良率，就像插入 36nm 间距单次印刷 EUV 所实现的那样。在 36 纳米间距互连的良率提升背景下，展示了使用High NA EUV 图案化的 21 纳米间距铜镶嵌互连的早期电气良率演示。在两年内获得的 36 纳米间距良率学习为将Low NA EUV 光刻技术引入 HVM 进行局部铜互连图案化奠定了基础。随着 IBM 研究部门继续推动逻辑扩展路线图以支持未来多样化的计算平台，NY CREATES 生态系统内的开放式协作模式将继续成为未来十年先进图案化解决方案的关键推动因素。原文链接https://research.ibm.com/blog/new-euv-patterning-yield-benchmarks","kind":"news","is_publish_news":true,"is_publish_highlight":false,"is_publish_live":false,"is_publish_wemedia":null,"editions":null,"column":"","sentiment":"1","news_tag":"productRelease","news_rank":0,"symbols":[],"gpt_button":0},"commentList":[],"isCommentEnd":true,"newsSizeData":{"likeSize":0,"commentSize":0,"repostSize":0,"favoriteSize":0,"likeStatus":false,"favoriteStatus":false},"APP":{"userAgent":"Mozilla/5.0 AppleWebKit/537.36 (KHTML, like Gecko; compatible; ClaudeBot/1.0; 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